SWD (Serial Wire Debug)

Filter 設定: 過濾不需觀察的 Register。Default 為各 Register 勾選（顯示）。
Enable Glitch Filter: 啟用突波過濾。勾選時 欄位啟用（Enable） 。Default 為 未勾選 。

SWD（Serial Wire Debug）為 ARM 制定，以 SWDIO 與 SWDCLK 兩腳構成的測試協定，可作為 CoreSight™ Debug Access Port 的存取方式，並在接腳數受限時作為 JTAG 的替代方案。

Bit Order／AP 類型設錯時，Register 解讀會不符。通道前綴差異見 Settings。

Decode Settings

SWDIO: I/O 訊號通道。
SWDCLK: Clock 訊號通道。
Select Reg 初始設定: 在未知 AP Select Register 初始值時，LA 只顯示 Address 數值而非對應 Register；可手動設定 Bank 與 Ctrl/Select。勾選時欄位啟用（Enable）。Default 為未勾選；Bank／CtrlSel Default 為 0／0。
位元方向: 選擇資料為 LSB 或 MSB。Default 為 LSB First。
顯示 DP Reg Bit Assignments: 顯示 DP Register 內容意義。勾選時欄位啟用（Enable）。Default 為未勾選。
連結 AP 設定: 選擇 MEM-AP、JTAG-AP 或 Other 的 AP Register 解碼方式。選 Other 時僅顯示 Bank X Register X。Default 為 Other。

顯示 AP Reg Bit Assignments: 顯示 AP Register 內容意義；選 MEM-AP 或 JTAG-AP 時才欄位啟用（Enable）。Default 為未勾選。
MEM-AP 初始設定: 選 MEM-AP 時可初始化 MEM-AP；擷取中遇到對應位址會隨 Bus 更新。勾選 Endian 後欄位啟用（Enable）並顯示資料與讀寫位址。Default Endian 為未勾選；Endian 型別索引 0（Big）；TAR Auto-Inc 索引 0（Off）；Access Size 索引 0（8 Bits）。