SWD (Serial Wire Debug)

Filter 设置: 过滤不需观察的 Register。Default 为各 Register 勾选（显示）。
Enable Glitch Filter: 启用毛刺过滤。勾选时 栏位启用（Enable） 。Default 为 未勾选 。

SWD（Serial Wire Debug）为 ARM 制定，以 SWDIO 与 SWDCLK 两脚构成的测试协议，可作为 CoreSight™ Debug Access Port 的访问方式，并在引脚数受限时作为 JTAG 的替代方案。

Bit Order／AP 类型设错时，Register 解读会不符。通道前缀差异见 Settings。

Decode Settings

SWDIO: I/O 信号通道。
SWDCLK: Clock 信号通道。
Select Reg 初始设置: 在未知 AP Select Register 初始值时，LA 只显示 Address 数值而非对应 Register；可手动设置 Bank 与 Ctrl/Select。勾选时栏位启用（Enable）。Default 为未勾选；Bank／CtrlSel Default 为 0／0。
位方向: 选择数据为 LSB 或 MSB。Default 为 LSB First。
显示 DP Reg Bit Assignments: 显示 DP Register 内容意义。勾选时栏位启用（Enable）。Default 为未勾选。
连接 AP 设置: 选择 MEM-AP、JTAG-AP 或 Other 的 AP Register 解码方式。选 Other 时仅显示 Bank X Register X。Default 为 Other。

显示 AP Reg Bit Assignments: 显示 AP Register 内容意义；选 MEM-AP 或 JTAG-AP 时才栏位启用（Enable）。Default 为未勾选。
MEM-AP 初始设置: 选 MEM-AP 时可初始化 MEM-AP；采集中遇到对应地址会随 Bus 更新。勾选 Endian 后栏位启用（Enable）并显示数据与读写地址。Default Endian 为未勾选；Endian 类型索引 0（Big）；TAR Auto-Inc 索引 0（Off）；Access Size 索引 0（8 Bits）。